VHDLによるハードウェア設計入門 ： 言語入力によるロジック回路設計手法を身につけよう
キーフレーズ
std vector logic end function ogic 記述 ulogic RETURN IEEE process VHDL return UNSIGNED then FUNCTION VECTOR STD SIGNED CLK signal リスト INTEGER result タイプ LENGTH use retum and library END RTL architecture begin 文 信号 データ integer entity 論理合成 宣言 使用 カウンタ beg RESET downto out 場合 シミュレーション port ロジック 回路 unsigned table 代入 package all プロセス for ビット generate BEGIN パッケージ 出力 when COUNT STATE 入力 variable BIT ALIAS SRF 定義 コンフィグレーション TEST configuration range type 可能 ファンクション 生成 RANGE 回路設計 CASE RAM block lnteger case constant event 演算子 SEL after INST ピット wait アーキテクチャ 1164 VARIABLE archi目次
2.5 for ー 100P 文の記述 2.6 3 ステート・バッフアの記述 2.7 順序回路の記述・ ・フリップフロップを生成させる記述 ・強制リセットの記述 ・・・ 50 ・・・ 52 一 .0 戸 0 戸 0 第 3 章カウンタの記述とシミ ション・ ュレ 3.1 同期式カウンタ・ ・同期式カウンタの記述方法 ・ O U T ポートへの再代入 ・イネープル信号付き 12 進力ウンタ・ 3.2 アップ / ダウン・カウンタ・ 3.3 その他のカウンタ・ ・リプル・カウンタ ( 非同期式カウンタ ) ・・ ・ジョンソン・カウンタ 3.4 シミュレーションの記述 ・プロセス文による記述 ・ wait 文・・ コンフィグレーション文 ・シミュレーション記述の注意点 ・・・ 59 9 ワ 3 ワ 3 ・・・ 64 c..D 8 C.D 、 6 0- 0- ワ 3 4 ・ 4 3.5 60 進力ウンタ・ ・ B C D カウンタ ・ after によるシミュレーション記述・・・・・
6 1.5 べクタの記述 ・ std ー logic ー vector ・配列のスライス ・ビットの結合 ( 連接子と集合体 ) ・・ 1 . 6 算術演算子 ・加算器の記述 ・ I E E E 標準 "std ー logic", 1 . 7 名付け規則とコメント文 ・名前の付け方 ・コメント文 っ乙っ乙っ乙っ乙 1 1 っ乙 っ 0 っ ” std ー logic ー vector' ・ 4 -4 門 0 っ 0 CO 第 2 章プロセス文 2.1 組み合わせロジックを生成するプロセス文・ ・同時処理文 ・プロセス文 ・組み合わせロジックを生成するプロセス文 2.2 if 文の記述 2.3 関係演算子 ・コンパレータの記述 ・演算子の優先順位 2.4 case 文の記述・・ ・ 74 LS 138 の記述 ・ don't care 出力 ・プライオリティ・ロジック ・・・ 37 CO っ 0 ・・・ 40 11 1 人 -4 -4 4
5 ◆目次◆ まえがき 本書での記号記述ルール ・・・ 12 第 1 章 V H D L 基本構文 1 . 1 V H D L とは ・ H D L ( ハードウェア記述言語 ) 設計のメリット ・ V H D L の歴史 ・高機能言語 VHD L ・・・ 13 っ 0 っ 0 一 4 、 ~ 0 、 1 1 1 1 1 . 2 工ンティティとアーキテクチャ・ ・複数のアーキテクチャ ・ std ー logic ・アーキテクチャ 1 . 3 論理演算子 1 . 4 構造化記述 ・コンポーネント宣言 ・コンポーネント・インスタンス文 1 1 亠 1 ワワ乙 -4 -4 【 0 つ」ワ」ワ 3